综合与时序分析的设计约束 Synopsys设计约束（SDC）实用指南

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综合与时序分析的设计约束 Synopsys设计约束（SDC）实用指南本书为集成电路时序约束设计的指南，指导读者通过指定的时序要求，充分发挥IC设计的性能。本书内容包括受时序约束的关键环节的设计流程、综合时序分析、静态时序分析和布局布线等。本书首先详细讲解时序要求的概念，然后详细解释如何将其应用于设计流程中的特定阶段，后通过实践介绍在Synopsys约束设计下（SDC）业界靠前约束的格式。提取码参见隐藏部分|60[/pan] 提取码

阅读:2716 | 评论:7网友评论：

gotop 发表于 2019-12-3 21:24:25

這個資源非常需要，支持一起下吧！

jenghung 发表于 2019-11-26 19:35:54

额，為神馬現在才發現一起下吧的資源啊~@_@

蓝色酒发表于 2019-11-18 07:37:52

這個資源非常需要，支持一起下吧！

wsjy 发表于 2019-11-8 06:18:04

這麼好的帖子都沒有人頂！d=====(￣▽￣*)b，我來多頂頂樓主

闲看花落发表于 2019-10-28 18:10:31

这个資源一般般，不過我喜歡

我来说两句：

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